Verilog HDL中assign为持续赋值语句。()此题为判断题(对，错)。
题目
Verilog HDL中assign为持续赋值语句。()
此题为判断题(对，错)。
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第1题：
verilog语句中属于并行语句的是：
A．assign连续赋值语句
B．always过程语句
C．例化语句
D．case语句
assign连续赋值语句;always过程语句;例化语句 -
第2题：
由连续赋值语句assign赋值的变量必须定位为（）数据类型。
A．wire
B．reg
C．memory
D．integer
wire -
第3题：
下列说法不正确的是：
A．Verilog描述的任何变量都可能有四种不同逻辑状态的取值：0、1、x和z。
B．Verilog规定assign引导的赋值语句中左侧目标变量的类型必须是网线型wire型。
C．if语句是顺序语句，必须放在过程语句always中使用。
D．case语句是一种多分支语句，多个分支取值之间存在优先级。
A -
第4题：
assign引导的连续赋值语句属于并行赋值语句吗
√ -
第5题：
关于连续赋值语句的说法正确的是（）。
A．assign语句一般用来描述组合逻辑电路。
B．这里的“连续”是指等号右端的任一信号发生变化，该语句立即重新计算并刷新赋值结果。
C．连续赋值语句应在过程块内使用。
D．assign语句是数据流建模常用语句。
assign语句一般用来描述组合逻辑电路。;这里的“连续”是指等号右端的任一信号发生变化，该语句立即重新计算并刷新赋值结果。;assign语句是数据流建模常用语句。