●硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等，在VHDL设计中，一个完整的设计单元应当包含5部分，下面不属于这5部分的是(32)。(32)A．实体B．结构体C．赋值D．配置

题目

●硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等，在VHDL设计中，一个完整的设计单元应当包含5部分，下面不属于这5部分的是(32)。

(32)A．实体

B．结构体

C．赋值

D．配置

相似考题

1.一个能为VHDL综合器接受,并能作为一个独立的设计单元的完整的VHDL程序成为( )。A.设计输入B.设计输出C.设计实体D.设计结构

2.当前最流行的并成为IEEE标准的硬件描述语言包括vhdl和verilog

3.9、Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。

4.常用的硬件描述语言有()A.VHDL、Verilog、c语言B.ABEL、c++C.VHDL、Verilog、ABELD.汇编语言、ABEL、VHDL

更多“●硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等,在VHDL设计中,一个完整的设计单元应当包 ”相关问题

  • 第1题：

    一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（）。

    A．设计输出

    B．设计输入

    C．设计实体

    D．设计结构


    C

  • 第2题：

    Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块


    正确

  • 第3题：

    4、Verilog和VHDL两种硬件描述语言的主要目的是逻辑的（）和综合。


    错误

  • 第4题：

    Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。


    正确

  • 第5题：

    11、Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块


    正确

相关内容