图a)所示电路中,复位信号、数据输入及时时钟脉冲信号如图b)所示,经分析可知,在第一个和第二个时钟脉冲的下降沿过后,输出Q分别等于: A.0 0 B.0 1 C. 1 0 D. 1 1

题目
图a)所示电路中,复位信号、数据输入及时时钟脉冲信号如图b)所示,经分析可知,在第一个和第二个时钟脉冲的下降沿过后,输出Q分别等于:

A.0 0
B.0 1
C. 1 0
D. 1 1


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  • 第1题:

    试画出图题5-19所示电路中触发器输出Q1、Q2端的波形,输入端CLK的波形如图所示。(设Q初始状态为0)


    答案:

  • 第2题:

    JK触发器及其输入信号波形如图所示,那么,在t=t0和t=t1时刻,输出Q分别为:



    答案:B
    解析:
    图示电路是下降沿触发的JK触发器,及是触发器的异步清零端,由触发器的逻辑功能分析即可得答案。

  • 第3题:

    由两个主从型JK触发器组成的逻辑电路如图a)所示,设Q1、Q2的初始态是00,已知输入信号A和脉冲信号CP的波形如图b)所示,当第二个CP脉冲作用后,Q1Q2将变为(  )。

    A.11
    B.10
    C.01
    D.保持00不变

    答案:C
    解析:
    根据触发器符号可见输出信号在CP脉冲的下降沿动作。根据JK触发器的特征方程

    得到当第二个CP脉冲作用后,Q1Q2将变为01。

  • 第4题:

    由两个主从型JK触发器组成的逻辑电路如图a)所示,设Q1、Q2的初始态是0、0, 已知输入信号A和脉冲信号CP的波形,如图b)所示,当第二个CP脉冲作用后,Q1、Q2将变为:


    A. 1、1
    B. 1、0
    C. 0、1
    D.保持0、0不变

    答案:C
    解析:
    提示:该触发器为负边沿触发方式,即:当时钟信号由高电平下降为低电平时刻输出端的状态可能发生改变。

  • 第5题:

    图(a)所示电路中,复位信号及时钟脉冲信号如图(b)所示,经分析可知,在t1时刻,输出QJK和QD分别等于(  )。

    附:D触发器的逻辑状态表为:

    JK触发器的逻辑状态表为:

    A.00
    B.01
    C.10
    D.11

    答案:B
    解析:
    电路开始工作,复位信号进行了复位,则D触发器和JK触发器的初始输出都为零,即Q=0,

    。根据图可知,D触发器是上升沿触发,JK触发器是下降沿触发。因此,第一个上升沿时只有D触发器被触发,则D触发器的输出QD变为1,而JK触发器的输出QJK保持不变还是0。因此,t1时刻,QJK=0,QD=1。

  • 第6题:

    JK触发器及其输入信号波形图如图所示,该触发器的初值为0,则它的输出Q为:



    答案:A
    解析:
    解:选A。
    由JK触发器的真值表可以得到答案。

  • 第7题:

    已知某三输入的门电路,输入信号A、B、C和输出信号Y的波形如图所示,该门电路执行的逻辑操作是( )。


    A.与
    B.与非
    C.或
    D.或非

    答案:B
    解析:
    根据题意波形,列真值表如题表所示:
    题表A、B、C真值表




    利用卡诺图化简(无关项取1)如下:

  • 第8题:

    D触发器的应用电路如图所示,设输出Q的初值为0,那么,在时钟脉冲CP的作用下,输出Q为:

    A. 1
    B. CP
    C.脉冲信号,频率为时钟脉冲频率的1/2
    D.0


    答案:D
    解析:
    提示 该电路是D触发器,这种连接方法构成保持状态。

  • 第9题:

    在如图7-72所示的RS触发器,设Q的初始状态为1,当输入X信号后,输出Q为()。

    A.X B.X C.1 D.0


    答案:C
    解析:
    正确答案是C。
    提示:任何触发器当没有CP脉冲时,都保持原状态。

  • 第10题:

    时序逻辑电路的波形图是()。

    • A、各个触发器的输出随时钟脉冲变化的波形
    • B、各个触发器的输入随时钟脉冲变化的波形
    • C、各个门电路的输出随时钟脉冲变化的波形
    • D、各个门的输入随时钟脉冲变化的波形

    正确答案:A

  • 第11题:

    脉冲异步时序逻辑电路的输入信号可以是()

    • A、模拟信号
    • B、电平信号
    • C、脉冲信号
    • D、时钟脉冲信号

    正确答案:C,D

  • 第12题:

    单选题
    下列有关处理器时钟脉冲信号的叙述中,错误的是(  )。
    A

    时钟脉冲信号由机器脉冲源发出的脉冲信号经整形和分频后形成

    B

    时钟脉冲信号的宽度称为时钟周期,时钟周期的倒数为机器主频

    C

    时钟周期以相邻状态单元间组合逻辑电路的最大延迟为基准确定

    D

    处理器总是在每来一个时钟脉冲信号时就开始执行一条新的指令


    正确答案: A
    解析:
    计算机完成一条指令的时间称为指令周期,而一条指令通常是由几个时钟周期组成的,因此计算机不可能每来一个时钟脉冲就执行一个新指令,所以D项是错误的。

  • 第13题:

    试画出图题5-12所示电路输出端Q1、Qo端的波形,CLK 的波形如图所示。(设Q初始状态为0)


    答案:

  • 第14题:

    JK触发器及其输入信号波形如图所示,该触发器的初值为0,则它的输出Q为:



    答案:B
    解析:
    图示电路是电位触发的JK触发器。当cp=1时,触发器取输入信号JK。触发器的状态由JK触发器的功能表(表格略)确定。

  • 第15题:

    基本门如图a)所示,其中,数字信号

    A 由图b)给出,那么,输出F 为:


    答案:D
    解析:

  • 第16题:

    图(a)所示电路中,时钟脉冲、复位信号及数模信号如图(b)所示,经分析可知,在第一个和第二个时钟脉冲的下降沿过后,输出Q先后等于(  )。



    附:触发器的逻辑状态表为:


    A、 00
    B、 01
    C、 10
    D、 11

    答案:A
    解析:
    CP下降沿起作用,存在复位端,J=AQ;通过复位端复位,Q初始值为0,在第一个时钟脉冲下降沿处A为高电平,取值为1,这时J取值0,K取值0,JK触发器发挥保持功能,Q输出为0;当第二个下降沿来临时,A取值为0,通过逻辑关系得知,J依然为0,同理可推得,Q输出为0。

  • 第17题:

    D触发器的应用电路如图所示,设输出Q的初值为0,那么,在时钟脉冲cp的作用下,输出Q为:


    A.1
    B.cp
    C.脉冲信号,频率为时钟脉冲频率的1/2
    D.0

    答案:D
    解析:
    该电路是D触发器,这种连接方法构成保持状态。

  • 第18题:

    由两个主从型JK触发器组成的电路如图(a)所示,设Q1、Q2的初始态是00,已知输入信号A和脉冲信号CP的波形,如图(b)所示,当第一个CP脉冲作用后,输出将为(  )。


    A.00
    B.01
    C.10
    D.11

    答案:D
    解析:

  • 第19题:

    逻辑电路图及相应的输入CP、A、B的波形分别如图所示,初始状态Q1=Q2=0,当RD=1时,D、Q1、Q2端输出的波形分别是(  )。




    答案:A
    解析:
    首先分析D端输出,D的逻辑表达式为

    故只有当A=B=1时,D=0,可排除B、D项。D触发器为边沿触发器,特征表如题28解表所示,输出Q只在时钟信号边沿改变,分析可得,A、C选项的Q1端输出均为正确的。对于第二个JK触发器,它的时钟信号与CP相反,当Q1=1时,输出Q2在每个时钟信号的下降沿翻转;当Q1=0时,输出Q2在时钟信号的下降沿变为0,可得A项正确。

  • 第20题:

    图a)所示电路中,复位信号,信号A及时钟脉冲信号cp如图b)所示,经分析可知,在第一个和第二个时钟脉冲的下降沿时刻,输出Q分别等于:

    A. 0 0
    B. 0 1
    C. 1 0
    D. 1 1


    答案:A
    解析:
    提示 此电路是组合逻辑电路(异或门)与时序逻辑电路(D触发器)的组合应用,电路的初始状态由复位信号RD确定,输出状态在时钟脉冲信号CP的上升沿触发。

  • 第21题:

    同步时序电路其状态的改变受同一个时钟脉冲控制,各个触发器的CP信号都是输入时钟脉冲。


    正确答案:正确

  • 第22题:

    通常,8253-5是在时钟脉冲CLK的()时刻,采样门控信号GATE。

    • A、上升沿
    • B、下降沿
    • C、高电平
    • D、低电平

    正确答案:A

  • 第23题:

    下面对异步计数器中“异步”的说法错误的是()。

    • A、输出信号与输入信号异步
    • B、各触发器翻转异步
    • C、输入信号与时钟脉冲异步
    • D、预置数控制与时钟信号异步

    正确答案:A,C,D