说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）
题目
说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）
相似考题
参考答案和解析
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第1题：
please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题c ircuit design-beijing-03.11.09）
正确答案：
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第2题：
用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）
正确答案：
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第3题：
Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛笔试题circuit design-beijing-03.11.09）
正确答案：
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第4题：
Please explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.（威盛笔试题circuit design-beijing-03.11.09）
正确答案：
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第5题：
C语言实现统计某个cell在某.v文件调用的次数(这个题目真bt) （威盛VIA2003.11.0
6 上海笔试试题）
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第6题：
说出你的理想。说出你想达到的目标。 题目是英文出的，要用英文回答。（威盛VIA
2003.11.06 上海笔试试题）
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第7题：
please draw the transistor level schematic of a cmos 2 input AND gate and
explain which input has faster response for output rising edge.(less delay
time)。（威盛笔试题circuit design-beijing-03.11.09）
正确答案：
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第8题：
请教:外贸公司面试题(2)第1大题第3小题如何解答?【题目描述】
3.说说你最大的优缺点？
参考答案分析】：
这个问题外企问的概率很大，通常不希望听到直接回答的缺点是什么等，如果求职者说自己小心眼、爱忌妒人、非常懒、脾气大、工作效率低，外企肯定不会录用你。外企喜欢求职者从自己的优点说起，中间加一些小缺点，最后再把问题转回到优点上，突出优点的部分。外企喜欢聪明的求职者。
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第9题：
试比较静态RAM和动态RAM的优缺点。
正确答案:静态RAM不需要动态刷新，存取速度高，位容量低，功耗较高；动态RAM位密度高、功耗低、成本低，但需要专门的刷新电路每隔一定时间刷新存储信息，在刷新周期不能启动读写，故存取速度慢。 -
第10题：
简述动态显示与静态显示的区别及优缺点。
正确答案: 静态显示，就是当显示器显示某一个字符时，相应的发光二极管恒定的导通或截止。这种显示方式每一位都需要有一个8位输出口控制，亮度大，耗电也大。需要的I/O端口较多，如四个七段数码管需要32根口线，适用于显示位数较少的场合。但编程简单。
动态显示，就是一位一位地轮流点亮显示器各个位（扫描），对于显示器的每一位来说，每隔一段时间点亮一次。利用人的视觉暂留功能可以看到整个显示，但必须保证扫描速度足够快，字符才不闪烁。将各显示器的段码同名端边在一起，用一个I/O端口驱动；位码用另一个I/O端口分别控制。如四个七段数码管只需要11根口线。编程较复杂。 -
第11题：
单选题笔试法最关键的环节是（）A制定笔试计划
B规划笔试目标
C编制笔试题
D笔试试题的运用
正确答案： A解析： 暂无解析 -
第12题：
问答题说说静态、动态时序模拟的优缺点。正确答案： 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。
它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题。解析： 暂无解析 -
第13题：
画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）
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第14题：
一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）
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Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题）
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cache的主要部分什么的。（威盛VIA 2003.11.06 上海笔试试题）
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说出你的最大弱点及改进方法。（威盛VIA 2003.11.06 上海笔试试题）
正确答案：
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解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题）
正确答案：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的
时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time 不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 -
第19题：
Please draw schematic of a common SRAM cell with 6 transistors,point out
which nodes can store data and which node is word line control? （威盛笔试题
circuit design-beijing-03.11.09）
正确答案：
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第20题：
静态路由与动态路由的优缺点。
正确答案: 1）配置的静态路由
优点：配置简单、无开销、适用于小规模网络；
缺点：不能动态反映网络的变化。
2）动态路由协议发现
优点：自动发现路由，并根据网络变化实时修改路由表，适用于大规模，拓扑结构复杂的网络。
缺点：配置复杂，需额外的网络开销。 -
第21题：
笔试法最关键的环节是（）
- A、制定笔试计划
- B、规划笔试目标
- C、编制笔试题
- D、笔试试题的运用
正确答案:C -
第22题：
说说静态、动态时序模拟的优缺点。
正确答案: 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。
它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题。 -
第23题：
问答题静态路由与动态路由的优缺点。正确答案： 1）配置的静态路由
优点：配置简单、无开销、适用于小规模网络；
缺点：不能动态反映网络的变化。
2）动态路由协议发现
优点：自动发现路由，并根据网络变化实时修改路由表，适用于大规模，拓扑结构复杂的网络。
缺点：配置复杂，需额外的网络开销。解析： 暂无解析