一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）
题目
一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）
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画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）
正确答案：
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第2题：
画出DFF的结构图,用verilog实现之。（威盛）
正确答案：
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第3题：
画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）
正确答案：
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第4题：
设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）
画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计
工程中可使用的工具及设计大致过程。（未知）
正确答案：
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第5题：
用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐笔试）
正确答案：
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Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题）
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用一种编程语言写n!的算法。（威盛VIA 2003.11.06 上海笔试试题）
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第8题：
说出你的理想。说出你想达到的目标。 题目是英文出的，要用英文回答。（威盛VIA
2003.11.06 上海笔试试题）
正确答案：
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第9题：
下面哪些ISOF状态迁移是可能得()A.邻居状态机（Down—>Init）
B.邻居状态机（Down—>2-Way）
C.邻居状态机（Loading—>Full）
D.邻居状态机（Init—>2-Way）
参考答案：A, C, D
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第10题：
UML行为模型的状态图是以状态机模型的方式进行的用例实现。状态图只能用来实现单个用例。
正确答案:错误 -
第11题：
单选题状态机VI架构的缺点是（）A状态机VI只能按顺序执行状态
B如果两个事件同时发生，只处理第一个事件，第二个事件将丢失
C通用架构转换为状态机架构后，程序框图将显著增大
D状态机不能采集数据或使用DAQ函数
正确答案： A解析： 暂无解析 -
第12题：
判断题UML行为模型的状态图是以状态机模型的方式进行的用例实现。状态图只能用来实现单个用例。A对
B错
正确答案： 错解析： 暂无解析 -
第13题：
用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）
正确答案：
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第14题：
用D触发器实现2倍分频的Verilog描述？ （汉王笔试）
正确答案：
module divide2( clk , clk_o, reset);
ｉｎｐｕｔ clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
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第15题：
设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求。（未知）
正确答案：
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第16题：
画出可以检测10010串的状态图,并verilog实现之。（威盛）
正确答案：
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第17题：
用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）
正确答案：
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cache的主要部分什么的。（威盛VIA 2003.11.06 上海笔试试题）
正确答案：
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第19题：
C语言实现统计某个cell在某.v文件调用的次数(这个题目真bt) （威盛VIA2003.11.0
6 上海笔试试题）
正确答案：
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第20题：
解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题）
正确答案：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的
时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time 不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 -
第21题：
Moore状态机输出只是状态机当前状态的函数，Mealy状态机输出为有限状态机当前值和输入值的函数
正确答案:正确 -
第22题：
状态机VI架构的缺点是（）
- A、状态机VI只能按顺序执行状态
- B、如果两个事件同时发生，只处理第一个事件，第二个事件将丢失
- C、通用架构转换为状态机架构后，程序框图将显著增大
- D、状态机不能采集数据或使用DAQ函数
正确答案:B -
第23题：
判断题Moore状态机输出只是状态机当前状态的函数，Mealy状态机输出为有限状态机当前值和输入值的函数A对
B错
正确答案： 对解析： 暂无解析